芯片越做越小，制造它的“底片”却可能变得更大。2026年9月8日，三星电子与ASML宣布扩大在High-NA EUV光刻和先进半导体制造方面的合作。三星将加入面向下一代12英寸光掩模的行业计划，并计划在2028年前把High-NA EUV导入未来DRAM的大批量制造。
这项消息经三星全球新闻稿和韩国新闻室披露，韩联社也作了独立报道。需要先厘清的是：12英寸指光掩模的外形规格，不是芯片制程节点，也不是晶圆尺寸。三星目前公布的是合作与导入计划，尚不能等同于已经实现稳定量产。
High-NA究竟“高”在哪里？
光刻可以粗略理解为把光掩模上的电路图形投射到涂有光刻胶的硅晶圆上。能印多细，既与光的波长有关，也与投影光学系统收集和聚焦光线的能力有关，后者通常用数值孔径NA表示。在其他条件相近时，NA越大，分辨更细小图形的能力越强。
ASML的EUV产品资料显示，传统NXE平台使用13.5纳米波长光源，NA为0.33；新一代EXE平台把NA提高到0.55，标称分辨率达到8纳米。High-NA并不是把光源波长继续缩短，而是以更大的反射光学系统、更快的晶圆台和掩模台，换取更高成像能力。设备能力提升后，一些原本需要多重图形化的步骤有机会改为更少次曝光，从而减少流程复杂度。
为什么掩模也要从6英寸走向12英寸？
High-NA采用非对称倍率的投影光学设计。它保留了对传统尺寸掩模的兼容思路，但单次曝光视场会变小；当芯片版图超出视场时，可能需要把不同区域分别曝光再拼接。拼接并非做不到，却会带来套刻精度、节拍和缺陷控制上的额外压力。
三星称，半导体行业长期使用6英寸光掩模，而更大的12英寸掩模有望缓解与拼接相关的限制，提高晶圆厂生产率并降低制造成本。不过，“面积更大”只是表面变化：掩模基板、图形写入、缺陷检测、保护膜、清洗、运输盒和自动搬运设备都要形成新标准。任何一个环节跟不上，都可能把理论上的曝光效率抵消掉。
从逻辑芯片到DRAM，难点并不相同
High-NA已经跨过“只在实验室展示”的阶段。ASML在2026年7月的官方公告中表示，英特尔代工已在部分18A产品层使用High-NA EUV，并获得与既有NXE平台相匹配的良率表现。这个进展证明设备能够进入生产环境，但不能直接推导出DRAM会按同样路径量产。
逻辑芯片和存储芯片对版图、工艺层数、成本结构及良率容忍度的要求不同。DRAM价格竞争更激烈，任何新增设备和掩模成本都要由更少步骤、更高产出或更优良率来抵消。三星提出的2028年目标，真正考验的是整套工艺能否在分辨率、吞吐量、套刻、缺陷率与单位成本之间取得平衡。
接下来应观察什么？
第一，行业计划是否形成公开、稳定的12英寸掩模标准，以及关键供应商何时提供匹配的写入、检测和搬运设备。第二，三星会把High-NA用于哪些DRAM层，能否减少多重图形化步骤。第三，量产爬坡后的缺陷密度、设备利用率和每片晶圆成本是否达到预期。第四，传统6英寸掩模与新规格可能长期并存，晶圆厂如何控制两套生态同时运行的复杂度。
所以，这次合作并不是“买一台更先进的光刻机”这么简单。High-NA EUV把精度推向新层级，也把光掩模、检测、材料和自动化系统绑成一个更紧密的工程共同体。12英寸掩模若要真正落地，决定成败的不会是单项参数，而是整条供应链能否一起把新规格做成可重复、可检测、可量产的工业标准。